为什么？是什么？韬定律和摩尔定律对比

　　从做“小”到做“快”。

　　5月25日，在今日的国际电路与系统研讨会(ISCAS2026)上，华为公司董事、半导体业务部总裁何庭波正式发表“韬(τ)定律”，这是自1965年摩尔定律提出、1974年登纳德缩放定律问世以来，全球半导体产业首次迎来由中国科学家主导提出的系统性技术准则。

　　此外，何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中国科学院科技论文预发布平台，这篇凝结了华为半导体团队六年研发心血、基于2020至2026年间381款量产芯片完整工程数据的论文，首次系统完整地披露了“韬定律”的原理、技术实证、产业路线图与现存挑战。

　　而通过这篇公开的学术论文，我们得以全面回答，在摩尔定律几何缩微红利彻底耗尽的今天，华为提出的“韬定律”到底是什么？它将如何重构半导体产业的发展逻辑？又将为全球芯片技术演进开辟一条怎样的全新路径？

　　从“做小”到“做快”

　　六十年来，半导体产业始终沿着戈登摩尔在1965年划定的轨道前行，每18个月晶体管密度翻倍，性能提升一倍，成本下降一半。这一“几何尺寸缩微”的发展范式，在罗伯特登纳德1974年提出的缩放理论加持下，创造了人类历史上最壮观的技术进步奇迹。

　　然而，这条曾经畅通无阻的道路，在2005年前后开始出现裂痕。登纳德缩放率先失效，电压不再随特征尺寸等比例下降，芯片“暗硅时代”开启，进入7纳米节点后，依靠FinFET、GAA架构延续的几何缩放红利见顶。

　　如今，半导体产业面临着双重困境，在物理方面，晶体管尺寸已逼近原子级别，量子隧穿效应导致漏电流失控，光刻工艺逼近图形制备的物理边界；经济方面，2纳米节点单颗顶尖芯片设计预算突破10亿美元，单晶体管成本不再下降甚至出现反弹，全球只有极少数企业能够承担先进制程的研发与制造成本。

　　对于华为这样无法获取顶尖光刻设备的企业而言，发展受限问题显现更早，产业承压也更为严峻，但正是这种“困境”，倒逼华为直面全行业终将面临的根本问题，必须跳出工艺节点依赖，重构底层技术演进逻辑。

　　跳出“理论”

　　事实上，从用户实际体验来看，摩尔定律的关键从来不在于尺寸大小。晶体管体积变小，只是为了让开关响应速度更快、信号传输距离更短、数据交互边界更少。历代芯片迭代，本质都是不断压缩运行耗时。

　　基于这一洞察，华为提出了“多层电子系统的时间标度理论”(韬定律)，不再以晶体管面积作为技术进步的衡量标准，转而将时间本身定为指标。该准则以统一特征时间常数τ为优化目标，覆盖从皮秒级晶体管开关动作到秒级数据中心业务负载，跨度达12个数量级。

　　《通信产业报》(网)全媒体记者了解到，τ定律的关键思想可以概括为四个方面。

　　一是计算体系各层级(晶体管、电路、芯片、系统)均可定义特征时间常数τ；二是各层级时间常数由下层基础耗时，叠加本级架构、通信交互损耗共同构成；三是产业的统一优化目标就是系统性地缩减各层级的τ值；四是几何尺寸缩放仅成为降低时间损耗的手段之一，而非唯一目标。

　　这是继登纳德缩放定律之后，首个能够贯穿整个计算架构、建立统一优化目标的技术准则。它让工艺研发、电路设计、系统架构人员可以基于统一指标协同优化。当然，从论文可知，τ定律不是纸上谈兵的理论，而是已经在华为芯片产品中得到大规模验证的技术体系。

　　传统芯片设计中，所有逻辑门电路都平铺在同一平面，布线依托上层金属层完成。随着芯片复杂度提升，布线长度越来越长，寄生阻容损耗越来越高，关键路径运行速度受到严重制约。而逻辑折叠技术打破了这一平面设计思路，将数字电路、模拟电路与存储电路拆分排布至纵向堆叠的多层有源芯片层，通过超细间距混合键合技术完成层间互联。

　　从电路设计角度来看，多层芯片可视作一体化完整架构，器件跨层分布，效果等同于新增金属布线层。信号走线长度大幅缩减，寄生阻容损耗显著下降，时钟偏差得到优化，同一制程工艺下芯片能够实现更高主频运行。

　　据悉，将于2026年秋季面世的麒麟芯片搭载的逻辑折叠技术为保守版落地方案，混合键合间距1.5微米，硅通孔仅升级至顶层金属下一级，仅针对核心关键路径做局部折叠优化，未实现全芯片覆盖。即便如此，产品CPU性能主频仍回升至3.1GHz。预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

　　同样，τ定律的应用场景远不止移动端。在人工智能训练与推理领域，华为同样构建了完整的τ缩放技术体系，依托三大协同架构落地。

　　一是统一总线。摒弃多层协议体系，采用全域对等互联协议，原生适配存储访问逻辑；二是封装近距光互连引擎。单路带宽达8Tb/s，与AI芯片统一总线带宽精准匹配；三是三维折叠。将原本局限于芯片边缘的供电、高速存储、光互连I/O迁移至芯片垂直表面资源，破解了“计算能力N增长，边缘带宽/I/O/供电仅N线性增长”的扇出困局。

　　开启半导体产业的“中国时代”

　　长期以来，半导体产业的竞争焦点集中在“谁能掌握最先进的制程工艺”上。台积电之所以能够成为全球半导体代工巨头，正是因为它在先进制程领域的领先地位。然而，先进制程的高昂成本，只有极少数财力雄厚的企业，能够承担先进制程芯片的研发与制造费用。这导致半导体产业的集中度越来越高，创新活力受到抑制。

　　τ定律的出现，正在打破了这一单一竞争维度。未来的芯片竞争，将不再是单纯的制程数字游戏，而是工艺、架构、封装、互联、软件全栈系统能力的综合比拼。企业不必再一味追逐顶尖光刻制程，而是可以通过“成熟工艺+系统级创新”的组合，实现与先进制程相当甚至更优的性能。

　　这意味着，那些在先进制程领域处于追赶地位的企业，获得了"换道超车"的机会。它们可以将更多资源投入到先进封装、架构设计、互联技术等领域，构建差异化竞争优势。

　　从产业结构看，τ定律推动下，半导体产业链的价值分配或将发生重大变化。传统上价值最高的晶圆制造环节，其重要性将相对下降；而先进封装、存储芯片、光互连、EDA工具等环节的价值将大幅提升。

　　特别是先进封装技术，将从过去的“配角”转变为“主角”。混合键合、硅通孔、三维堆叠等技术，将成为决定芯片性能的关键因素。拥有先进封装能力的企业，将在未来的半导体竞争中占据更加重要的地位。

　　当然，尽管τ定律展现出了巨大的潜力和光明的前景，但我们也必须清醒地认识到，这一技术体系仍处于完善阶段，多项关键难题有待攻克。

　　正如论文指出，相较于产品迭代，τ缩放的价值在于方法论革新。它是自登纳德缩放理论以来，首个覆盖全计算栈的统一优化标准，让工艺、电路、架构、系统、软件团队基于同一指标开展协同优化，明确所有层级的技术升级必须落地为系统τ的优化才具备实际价值。

　　同时，该理论为行业战略与资本投入提供全新指引，技术迭代的投入目标应为优化τ指标，而非追逐先进制程节点。行业竞争力不再依赖顶尖光刻工艺，封装集成、内存带宽、系统总线架构的战略价值，正式比肩传统先进逻辑制程。

　　对于长期以摩尔几何缩放为技术的行业而言，这一转型极具挑战。几何缩放时代已然终结，固守旧有发展范式无法实现突破。依托尺寸缩小实现性能迭代的时代落幕，全层级τ协同优化的立体升级时代正式开启。未来6-10年，率先落地τ缩放方法论的企业、团队与生态，将主导未来十年计算产业的发展格局。

　　未来技术路线清晰明确，但仍存在大量待解难题，无法依靠单一企业独立突破。工具链、行业标准、基准测试、器件物理、产业经济模型等均需要全行业协同创新。