业内：华为给半导体换了把尺子 时间缩微引领新路径

业内：华为给半导体换了把尺子 时间缩微引领新路径！半导体行业正面临一个公开的秘密：摩尔定律正在走向极限。过去60年，从Intel、台积电到ASML，整条产业链赖以运转的底层规律正在迎来挑战。今天最先进的纳米级芯片栅极宽度只有十几个硅原子，再小下去，由于量子隧穿效应的存在，电子将不再被半导体有效约束。不断缩小制程这条路走了六十年，所有人都知道尽头在哪里，但没有人愿意公开承认。

直到2026年5月25日，华为公司董事、半导体业务部总裁何庭波发布了一条新的半导体演进原则：韬（τ）定律，其核心命题是以“时间缩微”替代摩尔定律的“几何缩微”。随着摩尔定律逼近极限，何庭波认为一条新的路径值得探索，即不再追求晶体管的缩小，而是让信号跑得更快。基于这条路径，华为过去六年量产了381款芯片。今年秋季发布的新一代麒麟芯片，将在不更换制程的前提下实现晶体管密度50%以上跃升。到2031年，华为计划让芯片的晶体管密度追平1.4纳米制程的同等水平，用的正是这套方法论。

事实上，韬定律并不是凭空出现的，从英伟达到台积电，从AMD到海力士，整个半导体行业已经在同一个方向上摸索了将近十年。华为的这一次发声，正式勾勒出这场探索的一条清晰框架与标准。

τ在电路理论中被称作“时间常数”。一颗芯片里有数十亿个晶体管，它们之间由金属导线连接。信号沿着导线跑，但导线有阻力，越长阻力越大，信号就越慢。因此τ越小，信号越快，芯片性能越强。过去数十年晶体管缩小的过程，本质上不仅提升了晶体管密度，也同步降低了寄生电容与信号传播延迟，因此RC时间常数长期处于下降通道。韬定律的思路充满了第一性原理的味道，既然目的是降低τ来提高效率，那除了把晶体管做得更小，显然也可以在其他维度实现压缩。何庭波把τ拆成了四层：晶体管层、电路层、芯片层、系统层，每一层都有不同的办法压缩时间。